MITが開発した三次元のチップデザインは強力なエッジコンピューティングの未来を開くか

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MITの研究者たちが、カーボンナノチューブと抵抗変化型メモリ(resistive random-access memory, RRAM)を併用する三次元チップ製造法により、複雑な三次元アーキテクチャ〔多層構造〕をサポートする結合型ナノ電子プロセッサーデザイン*(combined nanoelectronic processor design)を開発した。従来のシリコンを使ったチップ製造法では、二次元の構造しか作れなかった。〔*: 結合とは、コンピューティングとメモリが一体化している…三次元構造…という意味。〕

この三次元構造が可能なのは、カーボンナノチューブの回路とRRAMのメモリ部位が、摂氏200度以下の温度で作れるからだ。二次元のシリコントランジスタの製造に必要な1000度に比べると、きわめて低い。低温だと、多層構造を隣接する他の層にダメージを加えずに作れる。

この三次元モデルの利点は、小さなプロセッサーに高速な処理能力と処理の対象となる大量のデータを一体化できることにある。それは、従来ならデータセンターやプロセッサーファームへの行ったり来たり(ラウンドトリップ)を必要とするほどのデータおよび処理量だ。科学者たちや製品の設計者たちは最近ますます、‘エッジにおける’高度なデータ処理を追究している。エッジとは、たとえばセンサー群がそこにある超ローカル、という意味だ。そんなところでデータをラウンドトリップしていたら、その旅程そのものがリスクになりかねない。またアプリケーションによっては、たとえば自動運転車などでは、そんな旅路は不可能である。

この設計は、一つのチップの上にプロセッサーのロジック部位とメモリ部位が結合している点でもユニークだ。しかも、カーボンナノチューブのロジック成分とRRAMの成分は、今日のシリコンやDRAMに比べてエネルギー効率が良い。カーボンナノチューブはセンサーとしても動作するから、最上位層をセンサーにして、処理とストレージを担当する下の層へデータを供給してもよい。

MITが引用しているあるエキスパートによれば、これは、コンピューターのパワーのムーアの法則に従った指数関数的なスケールアップの継続に代わる、まったく新しい解になりうる。しかも従来的なチップ製造法は、そろそろその物理的な限界に近づきつつある。まだきわめて初期的な段階だが、将来の研究開発にとって、有望な方向性であることは確かだ。

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(翻訳:iwatani(a.k.a. hiwa))